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Stage : Evolution du flot de conception d’IP FPGA de b<>com

A propos de b<>com

Fournisseur de technologies pour les entreprises qui souhaitent accélérer leur compétitivité grâce au numérique, b<>com est au service des industries culturelles et créatives, des infrastructures numériques, de la défense, de l’industrie 4.0 et de la santé. Ses laboratoires mixent les talents de disciplines et cultures multiples dans les domaines de l’intelligence artificielle, de la vidéo et l’audio immersif, de la protection de contenus, des réseaux 5G, de l’internet des objets et des technologies cognitives… Issus des mondes industriel et universitaire, ses chercheurs et ingénieurs évoluent sur son campus de Rennes et ses sites de Paris, Brest et Lannion. Grâce à son équipe d’ingénierie avancée et ses moyens scientifiques propres, b<>com propose à ses clients des ingrédients et des solutions qui font la différence.

Descriptif de la mission

Le domaine du développement FPGA est en constante évolution avec notamment une augmentation de la complexité des algorithmes implémentés (Intelligence Artificielle) ainsi qu’une diversité d’outils croissante. Pour maintenir une reproductibilité des compilations FPGA, il est indispensable de scripter l’ensemble de la chaîne de compilation et de s’adapter à chaque outil.

Pour cela, au sein de l’équipe hardware, un flot de conception FPGA a été mis en place afin d’automatiser un maximum d’étapes du développement, allant de la création de nouveaux modules (VHDL/Verilog) à leur vérification en passant par le lancement des outils de compilation/simulation.

En s’appuyant sur les développements actuels, le but du stage sera d’améliorer certaines fonctionnalités existantes ainsi que d’enrichir le flot avec de nouvelles fonctionnalités en vue de toujours améliorer l’automatisation.

Le flot est développé en langage Python. L’environnement de développement est un serveur Linux.

Profil recherché

De niveau bac +3/+4, le stage est ouvert à tout(e) candidat(e) possédant un bon niveau en langage python ainsi qu’une connaissance de GIT.

Le/La candidat.e doit montrer un intérêt pour les composants FPGA afin de comprendre les différentes étapes de développement.
Des notions de VHDL ou SystemVerilog seraient un plus.

Intérêt pour le stagiaire

  • Découverte du développement FPGA et des nouveaux usages
  • Réelle intégration au sein d’équipes de développement pluridisciplinaires
  • Secteur de la recherche et de l’innovation
  • Mission à véritable enjeu

Modalités 

  • Contrat : Stage de 3 mois
  • Date de démarrage : Juin 2022
  • Localisation : Rennes